數(shù)字芯片是怎樣計(jì)劃出來的？

芯片在我們的生存和事情中無處不在。比如，交通智能卡就嵌入了一顆帶有微處理器、儲(chǔ)存單位、芯片利用體系的芯片；而手機(jī)的主板則集成了數(shù)百顆芯片，有的賣力無線電收發(fā)、有的賣力功率擴(kuò)大、另有的賣力存儲(chǔ)照片和文件、處理音頻，完成指紋、虹膜、面部的識(shí)別。固然，手機(jī)中最緊張，也是價(jià)格最昂貴的還屬CPU，它是手機(jī)的控制中樞和邏輯盤算的中央，經(jīng)過運(yùn)轉(zhuǎn)存儲(chǔ)器內(nèi)的軟件及數(shù)據(jù)庫來操控手機(jī)。

依據(jù)處理的信號(hào)典范不同，芯片可以分為數(shù)字芯片和模仿芯片。要制造出芯片，起主要完成芯片計(jì)劃。本文將提要先容數(shù)字芯片計(jì)劃的十大流程，以及各大流程中使用的主流EDA軟件。

iphone13pro的A15芯片

芯片計(jì)劃可以分為前端計(jì)劃（即邏輯計(jì)劃）和后端計(jì)劃（即物理計(jì)劃）。前端計(jì)劃包含以下四個(gè)步調(diào)：

前端計(jì)劃

（1）算法或硬件架構(gòu)計(jì)劃與分析

在明白芯片的計(jì)劃需求之后，體系架構(gòu)師會(huì)把這些市場(chǎng)需求轉(zhuǎn)換成芯片的規(guī)格目標(biāo)，構(gòu)成芯片的Spec，也就是芯片的規(guī)格分析書。這個(gè)分析書會(huì)具體形貌芯片的功效、功能、尺寸、封裝和使用等外容。

體系架構(gòu)師會(huì)依據(jù)芯片的特點(diǎn)將芯片內(nèi)里的規(guī)格使用區(qū)分出來，方案每個(gè)局部的功效需求空間，建立不同單位間聯(lián)合的辦法，同時(shí)確定計(jì)劃的全體朝向。這個(gè)步調(diào)對(duì)之后的計(jì)劃起著至關(guān)緊張的作用，地區(qū)區(qū)分不夠的，無法完成該地區(qū)內(nèi)的功效完成，會(huì)招致之前的事情全部推翻重來。計(jì)劃出來的東西，必需可以制造出來，以是芯片計(jì)劃必要與產(chǎn)業(yè)鏈后端晶圓的制造和封裝測(cè)試環(huán)節(jié)嚴(yán)密互助，工程師不僅必要思索工藝對(duì)否可以完成相應(yīng)電路計(jì)劃，同時(shí)必要整合產(chǎn)業(yè)鏈資源確保芯片產(chǎn)物的及時(shí)需求。這里的算法構(gòu)建會(huì)用到編程言語（MATLAB，C++， C，System C, System Verilog等），關(guān)于不同典范的芯片，工程師們會(huì)有不同的偏好選擇。

（2）RTL code（Register Transfer Level，存放器傳輸級(jí)）完成

由于芯片的計(jì)劃極度繁復(fù)，計(jì)劃職員并不在晶體級(jí)舉行計(jì)劃，而是在更高的籠統(tǒng)層級(jí)舉行計(jì)劃。RTL完成果是依據(jù)第一步的架構(gòu)計(jì)劃后果，轉(zhuǎn)化為Verilog HDL或VHDL言語，這兩種言語是天下上最盛行的兩種硬件形貌言語，以文本情勢(shì)來形貌數(shù)字體系硬件的布局和舉動(dòng)的硬件編程言語，可以用于表現(xiàn)邏輯電路圖、表達(dá)式等邏輯輸入。以是，可以了解為上一步是統(tǒng)籌方案，第二步是具體去完成，計(jì)劃工程師們經(jīng)過敲一行行代碼，去完成電路的功效。輸入后果轉(zhuǎn)化為Verilog HDL或VHDL言語。

（3）編碼反省與分析

這一步就是反省代碼有沒有錯(cuò)誤，確保代碼不會(huì)顯現(xiàn)什么歧義招致完成后果和計(jì)劃目標(biāo)不一律。尋常來說，最常用的編碼反省東西就是Synopsys的Spyglass，這個(gè)東西最主要反省的內(nèi)容有兩個(gè),一個(gè)是Lint反省，一個(gè)是CDC (Clock Domain Crossing，跨時(shí)鐘域)反省。Lint反省不僅可以檢測(cè)出很多編譯器編譯歷程中的錯(cuò)誤，還可以關(guān)聯(lián)很多文件舉行錯(cuò)誤的反省和代碼分析；CDC反省則是對(duì)電路計(jì)劃中同步電路計(jì)劃的反省，在大型電子電路計(jì)劃中，計(jì)劃職員很難計(jì)劃出整個(gè)大型的同步電路，而只能依據(jù)電路邏輯功效，區(qū)分為多個(gè)同步電路局部，由不同的時(shí)鐘域控制。這些局部約莫存在堆疊，這會(huì)招致堆疊局部的觸發(fā)器形態(tài)厘革不克不及在一致的時(shí)鐘作用下完成，從而招致電路顯現(xiàn)亞穩(wěn)態(tài)。電路顯現(xiàn)亞穩(wěn)態(tài)會(huì)讓組合邏輯電路輸入形態(tài)不成預(yù)知，乃至產(chǎn)生忽然的跳變，因此必要舉行CDC反省。

SPYGLASS截圖，圖片源自網(wǎng)絡(luò)

（4）功效驗(yàn)證

這一步是驗(yàn)證芯片計(jì)劃與預(yù)定的計(jì)劃需求對(duì)否切合的緊張步調(diào)，主要是驗(yàn)證電路計(jì)劃邏輯功效的準(zhǔn)確性，而非電路的物理特性（后方的步調(diào)會(huì)講到物理驗(yàn)證）。數(shù)字仿真器是數(shù)字集成電路邏輯功效驗(yàn)證的主要伎倆。

隨著超大范圍集成電路的高速提高，高功能數(shù)字仿真器以前成為數(shù)字集成電路計(jì)劃與驗(yàn)證中必備的一環(huán)。比年來數(shù)字仿真器武藝提高很快，當(dāng)今主流數(shù)字仿真軟件可以支持?jǐn)?shù)十億晶體管范圍的超大范圍集成電路的邏輯功效舉行高效準(zhǔn)確的仿真驗(yàn)證。為了確保芯片的安定性，這個(gè)階段的歷程時(shí)間會(huì)持續(xù)數(shù)月。EDA工程師常用的EDA東西是Mentor（西門子EDA）的Modelsim、Synopsys的VCS和Candence 的NC-Verilog。

功效仿真驗(yàn)證

在整個(gè)芯片計(jì)劃流程中的地點(diǎn)（黑體）

后端計(jì)劃

（5）邏輯綜合（Synthesis）

從這一步開頭，就進(jìn)入芯片計(jì)劃的后端計(jì)劃（物理計(jì)劃）階段了。主要賣力將RTL code轉(zhuǎn)換為實(shí)踐后端使用的Netlist（網(wǎng)表,包含了RTL中一切的邏輯信息，以及散伙傅立葉變動(dòng)、門控時(shí)鐘和I/O等）。網(wǎng)表的質(zhì)量對(duì)芯片的布局布線事情起到?jīng)Q定性作用。該歷程必要思索工藝的電特性和物理特性等要素，要盡約莫做到Performance(功能)、Power（功耗）和Area（面積）的PPA優(yōu)化。Synthesis的質(zhì)量在一定水平上取決于綜合軟件的功能，業(yè)界盛行的兩個(gè)邏輯綜合東西是Synopsys的Design Compiler和Cadence的Genus，綜合工程師的一個(gè)基本要求便是熟稔地把握兩個(gè)東西的使用辦法。

國(guó)表里布局布線東西廠商

（6）布局布線（PD）

布局布線是數(shù)字后端中占比最大的事情，主要就是把網(wǎng)表轉(zhuǎn)化成GDSII流格式（這是一種用于集成電路圖版的數(shù)據(jù)轉(zhuǎn)換的標(biāo)準(zhǔn)數(shù)據(jù)文件庫格式，此中含有集成電路圖版中的平面的幾多外形、文本或標(biāo)簽等有關(guān)信息，由條理布局構(gòu)成），確定種種功效電路的擺放地點(diǎn)。PD的步調(diào)包含F(xiàn)loorplan（布局方案）、Place（功效電路的擺放）、CTS（時(shí)鐘綜合）、Optimize（優(yōu)化）、Route（布線）和ECO(工程變動(dòng))等，確保各個(gè)模塊滿意時(shí)序和物理制造的要求。這個(gè)步調(diào)是后端計(jì)劃中最中心的事情。布局布線對(duì)東西的依托水平較強(qiáng)，并且東西利用相對(duì)來說較為繁復(fù)。業(yè)界較為常用的是Cadence的Innovus和Synopsys的ICC。

國(guó)表里布局布線東西廠商

Leplace圖形界面

（7）靜態(tài)時(shí)序分析（STA）

STA（Static Timing Analysis，靜態(tài)時(shí)序分析）是芯片后端計(jì)劃中的緊張步調(diào)。芯片上有海量的極度弱小的金屬元器件，這些元器件的輕重不一，經(jīng)過引線流過這些元器件的延時(shí)會(huì)有不同,由于元器件過于弱小，芯片的布局布線一定會(huì)遭到這些不同輕重元器件和之間引線的種種限定，而靜態(tài)時(shí)序分析則是模仿種種元器件間的互聯(lián)和種種不同情況的仿真，找出存在的種種成績(jī)。

靜態(tài)分析必要確保芯片計(jì)劃中一切的途徑，滿意內(nèi)里時(shí)序單位對(duì)創(chuàng)建時(shí)間和堅(jiān)持時(shí)間的計(jì)劃要求。也就是說無論信號(hào)的出發(fā)點(diǎn)是什么，信號(hào)都可以被及時(shí)地轉(zhuǎn)達(dá)到該途徑的盡頭。同時(shí)，也要滿意電平跳變時(shí)間、電容、噪聲、等要求。STA必要訂定整個(gè)芯片的時(shí)序束縛束縛文件，選擇芯片必要Signoff（簽發(fā)）的Corner（事情范圍）以及全芯片的Timing(時(shí)序) ECO流程，這個(gè)步調(diào)的難度要求很高。STA階段使用較廣的是Synopsys的Primetime和Cadence的Tempus軟件。值得一提的是國(guó)內(nèi)鴻芯微納的ChimeTime，它是一種靜態(tài)時(shí)序簽核東西，提供了SPICE仿真精度的簽核后果。

（8）物理驗(yàn)證

物理驗(yàn)證也是流片（即試消費(fèi)）前的一項(xiàng)緊張事項(xiàng)。假如物理驗(yàn)證有錯(cuò)，那芯片消費(fèi)就會(huì)失敗。在布局布線東西中，真正的物理驗(yàn)證必要反省到器件底層。因此，物理驗(yàn)證必要將金屬層和底層金屬兼并到一同，舉行全芯片的DRC（計(jì)劃端正反省）。同時(shí)，還必要做全芯片的LVS（圖版與原理圖一律性反省），ERC（電氣端正反省），確保芯片沒有違反任何物理計(jì)劃端正。物理驗(yàn)證的主要東西在Mentor（西門子EDA）的Calibre中舉行，Calibre也是業(yè)界標(biāo)準(zhǔn)的物理驗(yàn)證東西。

（9）功耗分析（PA）

功耗分析也是芯片簽發(fā)的緊張步調(diào)，功耗分析的兩大職責(zé)是分析IR drop（電壓降）和EM（電遷徙）。及時(shí)將后果反應(yīng)給布局布線職責(zé)組，讓他們及時(shí)修正后端計(jì)劃圖，處理計(jì)劃中潛伏的成績(jī)。功耗分析常用的軟件有Ansys公司的Redhawk，以及Cadence公司的Voltus和Synopsys公司的Ptpx。

（10）時(shí)序仿真

該步調(diào)是對(duì)芯片實(shí)踐事情時(shí)的形態(tài)舉行仿真，即后仿真，來驗(yàn)證功效對(duì)否正常。時(shí)序仿真使用布局布線后器件給出的模塊和連線的延時(shí)信息，在最壞的情況下對(duì)電路的舉動(dòng)舉行實(shí)踐評(píng)價(jià)。時(shí)序仿真使用的仿真器和上述第四步的功效仿真使用的仿真器是相反的，區(qū)別在于功效仿真是在布線行舉行，僅僅眷注輸入和輸入的邏輯干系對(duì)否準(zhǔn)確，不思索時(shí)間延時(shí)信息；而時(shí)序仿真是在布線后舉行，不僅眷注輸入和輸入的邏輯干系對(duì)否準(zhǔn)確，同時(shí)還盤算了時(shí)間延時(shí)信息。

總結(jié)下去，數(shù)字芯片的前端計(jì)劃是邏輯計(jì)劃，用邏輯電路完成其預(yù)期的功效。后端局部則是對(duì)前端計(jì)劃的物理完成。芯片計(jì)劃完成后，F(xiàn)abless（芯片計(jì)劃）公司尋常會(huì)將計(jì)劃后果以GDSII格式紀(jì)錄的電路圖版數(shù)據(jù)交給Foundry（芯片代工場(chǎng)）舉行Tape-out（流片）了，也就是試消費(fèi)。

為什么會(huì)叫Tape-out呢？由于在上世紀(jì)七八十年代，芯片的計(jì)劃數(shù)據(jù)都是寫到磁帶大概膠片里傳給工場(chǎng)，計(jì)劃團(tuán)隊(duì)將數(shù)據(jù)寫入磁帶叫Tape in，工場(chǎng)讀取磁帶的數(shù)據(jù)叫Tape out，固然隨著科技的提高，主動(dòng)化集成電路圖版東西軟件早已代替了磁帶，但是這個(gè)叫法不休相沿下去了。當(dāng)Tape out完成后，芯片就可以正式開頭消費(fèi)了。

由于芯片的流片破費(fèi)宏大，因此芯片的可靠性和可制造性，必要盡約莫在計(jì)劃階段就能確保。主流EDA軟件的驗(yàn)證和仿真功效十分完滿，可以經(jīng)過在各個(gè)階段不休地舉行驗(yàn)證仿真，變小在流片中的錯(cuò)誤，低落流片的本錢，確保芯片的可靠性。

芯片計(jì)劃十分專業(yè)，每一個(gè)計(jì)劃階段觸及到的種種軟件品種多樣，固然舉世EDA軟件市場(chǎng)僅多數(shù)百億美元的范圍，但是它撬動(dòng)的是萬億美元級(jí)的集成電路市場(chǎng)，因此，EDA軟件產(chǎn)業(yè)具有緊張的戰(zhàn)略意義。

如今，我國(guó)高速器重提高產(chǎn)業(yè)軟件，國(guó)產(chǎn)EDA軟件迎來了提高的春天，我國(guó)的EDA市場(chǎng)正在全盤發(fā)力，涌現(xiàn)出華大九天、概倫電子、廣立微、九同方、上海立芯、芯華章、芯愿景和鴻芯微納等著名品牌。固然EDA范疇的“卡脖子”成績(jī)對(duì)我國(guó)高端芯片的計(jì)劃與制造產(chǎn)生了較大影響，但同時(shí)也為國(guó)產(chǎn)EDA軟件廠商帶來更大的市場(chǎng)時(shí)機(jī)。經(jīng)過更多芯片計(jì)劃、制造和封裝測(cè)試企業(yè)在實(shí)踐中的使用，不休為國(guó)產(chǎn)EDA軟件反應(yīng)使用需求和軟件改良需求，將敏捷提升我國(guó)EDA軟件的武藝水平。

泉源：智造苑